從5G到工業(yè)應(yīng)用，隨著收集、傳送和存儲的數(shù)據(jù)越來越多，也在不斷擴大模擬信號處理器件的性能極限，有些甚至達到每秒千兆采樣。由于創(chuàng)新的步伐從未放緩，下一代電子解決方案將使解決方案體積進一步縮少，電源效率持續(xù)提高，并對噪聲性能提出更高的要求。

本文概述如何量化信號處理鏈中負載的電源噪聲靈敏度以及如何計算 大可接受電源噪聲。還會討論測量設(shè)置。 后，我們將討論一些滿足電源域靈敏度和現(xiàn)實電源噪聲需求的策略。本系列的后續(xù)文章將深入詳細探討如何優(yōu)化ADC、DAC和RF收發(fā)器的配電網(wǎng)絡(luò)（PDN）。

了解并量化信號處理負載對電源噪聲的靈敏度

電源優(yōu)化的 步是研究分析模擬信號處理器件對電源噪聲的真正靈敏度。其中包括了解電源噪聲對關(guān)鍵動態(tài)性能規(guī)格的影響，以及電源噪聲靈敏度的表征 - 即，電源調(diào)制比（PSMR）和電源抑制比（PSRR）。

PSMR和PSRR表明是否具有良好的電源抑制特性，但僅憑它們并不足以確定紋波應(yīng)有多低。本文介紹如何利用PSMR和PSRR確定紋波容限閾值或 大允許電源噪聲。只有確定與電源頻譜輸出相匹配的閾值才可能實現(xiàn)優(yōu)化電源系統(tǒng)設(shè)計。如果確保電源噪聲低于其 大規(guī)格值，則優(yōu)化電源不會降低每個模擬信號處理器件的動態(tài)性能。

電源噪聲對模擬信號處理器件的影響

應(yīng)了解電源噪聲對模擬信號處理器件的影響。這些影響可通過三個測量參數(shù)進行量化：

無雜散動態(tài)范圍（SFDR）

信噪比（SNR）

相位噪聲（PN）

了解電源噪聲對這些參數(shù)的影響是優(yōu)化電源噪聲規(guī)格的 步。

無雜散動態(tài)范圍（SFDR）

電源噪聲可耦合到任何模擬信號處理系統(tǒng)的載波信號中。電源噪聲的影響取決于其相對于頻域中載波信號的強度。一種測量方法是SFDR，它代表能與大干擾信號區(qū)分開來的 小信號 - 具體來講，就是載波信號的幅度與 高雜散信號幅度的比值，不管它在頻譜的哪個位置，都得出下式：

 

載波信號

雜散信號

SFDR = 無雜散動態(tài)范圍（dB）

載波信號 = 載波信號幅度的均方根值（峰值或滿量程）

雜散信號 = 頻譜中 高雜散幅度的均方根值

 

圖1.使用（a）干凈電源和（b）噪聲電源兩種情況下。

SFDR可以相對于滿量程（dBFS）或載波信號（dBc）來指定。電源紋波耦合到載波信號可產(chǎn)生干擾雜散信號，這會降低SFDR。圖1比較了采用干凈電源和噪聲電源供電兩種情況下。當1 MHz電源紋波作為調(diào)制雜散出現(xiàn)在ADC的快速傅立葉變換（FFT）頻譜輸出的載波頻率附近時，電源噪聲會使SFDR降低約10 dB。

信噪比（SNR）

SFDR取決于頻譜中的 高雜散，而SNR則取決于頻譜內(nèi)的總噪聲。SNR限制模擬信號處理系統(tǒng)識別低振幅信號的能力，并且理論上受系統(tǒng)中轉(zhuǎn)換器分辨率的限制。SNR在數(shù)學(xué)上定義為載波信號電平與所有噪聲頻譜分量（前五次諧波和直流除外）之和的比值，其中：

 

載波信號

雜散信號

SNR = 信噪比（dB）

載波信號 = 載波信號的均方根值（峰值或滿量程）

頻譜噪聲 = 除前五次諧波之外的所有噪聲頻譜分量的均方根和

噪聲電源通過在載波信號中耦合并在輸出頻譜中添加噪聲頻譜分量，可降低SNR。如圖2所示，當1 MHz電源紋波在FFT輸出頻譜中產(chǎn)生頻譜噪聲分量時，SNR從56.8 dBFS降低到51.7 dBFS。

相位噪聲（PN）

相位噪聲是衡量信號頻率穩(wěn)定性的參數(shù)。理想情況下，振蕩器應(yīng)能夠在一定時間段內(nèi)產(chǎn)生一組特定的穩(wěn)定頻率。但是在現(xiàn)實世界中，信號中總是存在一些小的干擾幅度和相位波動。這些相位波動或抖動分布在頻譜中的信號兩側(cè)。

相位噪聲可采用多種方式定義。在本文中，相位噪聲定義為單邊帶（SSB）相位噪聲，這是一種常用定義，其使用載波信號偏移頻率的功率密度與載波信號總功率的比值，其中：

 

邊帶功率密度

載波功率

SSB PN = 單邊帶相位噪聲（dBc/Hz）

邊帶功率密度 = 載波信號偏移頻率下每1 Hz帶寬的噪聲功率（W/Hz）

載波功率 = 總載波功率（W）

圖2.使用（a）干凈電源和（b）噪聲電源兩種情況下，AD9208高速ADC的SNR。

圖3.（a） 輸出噪聲量有顯著差異的兩個不同電源。（b） 分別由這兩個電源供電時。

對于模擬信號處理器件，通過時鐘電源電壓耦合到器件時鐘中的電壓噪聲會產(chǎn)生相位噪聲，進而影響內(nèi)部本振（LO）的頻率穩(wěn)定性。這擴大了頻譜中LO頻率的范圍，增加了與載波相對應(yīng)的偏移頻率下的功率密度，從而增加了相位噪聲。

結(jié)論

高速模擬信號處理器件出色的動態(tài)性能很容易被電源噪聲削弱。為了避免系統(tǒng)性能下降，必須充分了解信號鏈對電源噪聲的靈敏度。這可通過設(shè)定 大允許紋波來確定， 大允許紋波對于配電網(wǎng)絡(luò)（PDN）設(shè)計至關(guān)重要。知道 大允許紋波閾值后，就可以采用各種方法來設(shè)計優(yōu)化電源。如果 大允許紋波具有良好的裕度，則PDN不會降低高速模擬信號處理器件的動態(tài)性能。