電源噪聲會降低時鐘器件的隨機抖動性能。隨機抖動根據(jù)相位噪聲 (L)、偏移頻率 (f) 和時鐘頻率 (Fclk) 計算得出（公式 1）：

公式1

通常，L(f) 是時鐘的相位噪聲，但也可能意味著由于電源噪聲而導(dǎo)致時鐘上的雜散和相位噪聲。時鐘頻率附近的噪聲和雜散會導(dǎo)致抖動惡化。例如，如果 100 MHz 時鐘上存在 10 kHz 電源噪聲，則導(dǎo)致抖動惡化的不是 10 kHz 雜散，而是 100 MHz +/- 10 kHz 處的雜散。

要了解電源噪聲的一般影響，首先使用公式 2 檢查正弦噪聲源的影響：

公式 2

一旦了解了電源噪聲對任意頻率 f 的影響，就可以將其擴展到任何電源噪聲頻譜。通過了解噪聲源（公式 2）如何影響時鐘器件對噪聲敏感的模塊，以及鎖相環(huán) (PLL) 如何對它們進行整形，就可以發(fā)現(xiàn)對抖動產(chǎn)生的影響。

電源噪聲對振蕩器的影響

為了討論電源噪聲，可以考慮 VCO、VCXO、XO、OCXO 和 TCXO 等振蕩器。它們的電源噪聲靈敏度可以用電源推動常數(shù) KPUSH 來表征，即電源電壓給定變化的頻率。

公式 2 中的噪聲源產(chǎn)生頻率等于 Fclk +/- f 的邊帶。這些邊帶的幅度可以使用公式 3 計算。

公式 3

是調(diào)制指數(shù)，由傳統(tǒng) FM 調(diào)制理論計算得出（公式 4）。

信號鏈基礎(chǔ)知識#71：電源噪聲如何影響時鐘設(shè)備

公式4

根據(jù)振蕩器是自由運行、驅(qū)動 PLL 還是由 PLL 驅(qū)動，噪聲響應(yīng)會有所不同（圖 1）。

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圖 1. PLL 系統(tǒng)中振蕩器的電源噪聲響應(yīng)。

圖 1 顯示低頻電源噪聲對振蕩器相位噪聲的影響為嚴(yán)重。如果振蕩器被鎖定到 PLL，則增加環(huán)路帶寬有助于抑制這種低頻噪聲。如果使用振蕩器作為參考，減小環(huán)路帶寬有助于降低高頻噪聲。無論哪種情況，更好的電源濾波（尤其是在低頻下）都至關(guān)重要。真正的低噪聲低壓差 (LDO) 穩(wěn)壓器非常適合此目的。

電源噪聲對時鐘設(shè)備其他模塊的影響

對于振蕩器以外的模塊，電源噪聲響應(yīng)在頻率范圍內(nèi)往往更加平坦（在 PLL 整形之前）。電源噪聲影響時鐘器件的一種方式是電荷泵電源引腳和噪聲響應(yīng)（圖 2）。

圖 2. 電源噪聲形狀對 PLL 噪聲的影響。

對于輸出緩沖器，電源噪聲可能來自電源引腳和上拉或下拉電阻（如 LVPECL 發(fā)射極電阻）。對于不同頻率的多個輸出，旁路電容器并不總是有用，因為一個輸出電源引腳產(chǎn)生的噪聲可以通過這些電容器耦合到另一引腳。

例子

圖 3 是通過首先測量帶寬非常窄的 25 mV 信號的電源噪聲影響來推斷 650 kHz/V 的推動常數(shù)而創(chuàng)建的。接下來，我們使用寬環(huán)路帶寬來測量 PLL 電荷泵。，我們使用約 50 kHz 的環(huán)路帶寬來組合這些結(jié)果。

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圖 3. 測得的電源噪聲對 PLL 和 VCO 系統(tǒng)的影響。

概括

通過了解任意頻率的電源噪聲如何影響時鐘器件的每個模塊，可以找到任何抖動積分帶寬、器件配置或電源噪聲頻譜引起的抖動。